Energiaelosztás a chipeken lévő rendszereken A megfelelő áram a megfelelő helyen; Félvezető tervezés;
2006. szeptember 11., 9:38 | Ersin Beyret
A 65 nm-re történő lépésnél a struktúrák kisebbek lesznek, de a matricák lényegében ugyanolyan méretűek maradnak, mint a 90 nm-es chipeknél. Ez azt jelenti, hogy sokkal több szabad hely áll rendelkezésre, amelyet minden bizonnyal egyre több alkatrész tölt meg. De hogyan látják el ezeket az áram?
Teljesítményelosztás a chipeken lévő rendszereken
A 65 nm-re történő lépésnél a struktúrák kisebbek lesznek, de a matricák lényegében ugyanolyan méretűek maradnak, mint a 90 nm-es chipeknél. Ez azt jelenti, hogy sokkal több hely áll rendelkezésre, amelyet minden bizonnyal újabb és újabb alkatrészek fognak megtölteni. De hogyan látják el ezeket az áram?
A SoC-k (System-on-Chip) tervezésének egyik legsürgetőbb problémája a feszültségesés, amely az egyes funkcióblokkok ellátásában idővel változik. Ezek többé-kevésbé súlyos funkcionális rendellenességekhez vezetnek, de korlátozzák a teljesítményt is. Ennek eredményeként nő a megfelelő szimulációk száma és az értékelendő adatok mennyisége, és az ehhez szükséges idő nő. Ezek a szimulációk drágák, de csak így lehet strukturális "maradványokat" találni az áramelosztó hálózatban, például nagy ellenállású értékű kapcsolatokat, amelyek a fémmegmunkálásból származhatnak. Az ilyen leletek kiküszöbölése után a szimulációt meg kell ismételni - a felesleges iterációkat előre beprogramozzák.
Ésszerű megközelítés lenne az áramelosztó hálózat előzetes ellenőrzése, és csak ezután a feszültségesés és az elektromigrációs szimulációk végrehajtása. Ez egyfajta formális ellenőrzéssel végezhető el, amelynek során az állításokat (állításokat vagy feltételezéseket) a megfelelő tesztpadoktól függetlenül ellenőrizni lehet.
A feszültség csökkenése következményekkel jár
A chipen lévő energiaeloszlás még 130 nm-en is problémás. A flip-chip csomagok enyhítik a problémát, de nagyon drágák. És még ez a csomagolási folyamat is megköveteli a tervezés alapos elemzését. Az 1. táblázat néhány példát mutat az áramelosztással kapcsolatos meghibásodásokra.
A legfontosabb kérdések, amelyekre minden egyes SoC tervezésekor választ kell adni, a következők:
- Az összes kemény makró tápcsatlakozói megfelelően vannak-e csatlakoztatva az elektromos hálózathoz?
- Az összes szabványos cella tápcsatlakozói megfelelően vannak-e csatlakoztatva az elosztóhálózathoz?
- Vannak-e hibás geometriák az elektromos hálózatban?
E kérdések megválaszolásához a fejlesztők a feszültségszimulációk hitelességi ellenőrzését hajtják végre, a globális problémák figyelembevételével megvizsgálják a feszültségingadozásokat, nem egyértelmű területeket keresnek és figyelembe veszik a makrók környezetét. Azok, akik különösen körültekintően folytatják, a szimulációs eredmények du/dx elemzését végzik az erősen lokalizált hatások megtalálása érdekében.
A formális rácsellenőrzés segítségével azonban ezekre a kérdésekre jóval korábban és ilyen szimulációk nélkül lehet választ adni.
1. táblázat: A chip áramellátásával kapcsolatos tipikus hibák